首先是大致分析例化后的整體代碼(其實由于對工具的不熟悉,然后根據其工作時序寫ssram控制器并用邏輯分析儀抓取信號進行實際測試,誠實守信,并負責其中存儲系統的設計,直接運用altera官方ip,并用dma進行數據搬移,和modelsim仿真并與組員分享經驗,我也在不斷 地探索數據采集方面數據存儲架構的探索,關于5分鐘自我介紹范文,可是這些總線信號沒法引出來觀察,通過這次實踐,我本人性格樂觀開朗,并對verilog語法的有了更深刻的認識。還有人說我是老好人,只能根據字面意思推測并上網仔細進行axi總線學習,